在高速信号传输过程中，传输速率的加快会导致数据的误码率以及时钟抖动不断

在高速信号传输过程中，传输速率的加快会导致数据的误码率以及时钟抖动不断加大，甚至会造成接收端数据出错。为了减少时钟抖动对接收端数据恢复造成不利影响，提出一种10Gb/s超低抖动时钟数据恢复电路。通过加入伪随机数据编码（PRBS31）进行仿真测试，接收端误码率小于10-12，总功耗为94mW，恢复出的数据对应的时钟抖动峰峰值为2.94ps。相比于传统的时钟数据恢复电路，该电路通过增加输入数据的消抖以及减小鉴相器的时钟抖动来实现预期效果。可以用在数据接收端来恢复数据传输速率较高（8.3Gb/s-10Gb/s）的数据时钟。

在高速信号传输过程中，传输速率的加快会导致数据的误码率以及时钟抖动不断加大，甚至会造成接收端数据出错。 为了减少时钟抖动对接收端数据恢复造成不利影响，提出一种10Gb/s超低抖动时钟数据恢复电路。 通过加入伪随机数据编码（PRBS31）进行仿真测试，接收端误码率小于10-12，总功耗为94mW，恢复出的数据对应的时钟抖动峰峰值为2.94ps。 相比于传统的时钟数据恢复电路，该电路通过增加输入数据的消抖以及减小鉴相器的时钟抖动来实现预期效果。 可以用在数据接收端来恢复数据传输速率较高（8.3Gb/s-10Gb/s）的数据时钟。

In the process of high-speed signal transmission, the acceleration of transmission rate will lead to the increase of data error rate and clock jitter, and even the data error at the receiving end. In order to reduce the adverse effect of clock jitter on receiver data recovery, a 10Gb / s ultra-low jitter clock data recovery circuit is proposed. By adding pseudo-random data coding (prbs31) to the simulation test, the bit error rate of the receiver is less than 10-12, the total power consumption is 94mw, and the peak value of clock jitter corresponding to the recovered data is 2.94ps. Compared with the traditional clock data recovery circuit, the circuit achieves the desired effect by increasing the input data jitter and reducing the clock jitter of the phase detector. It can be used in the data receiver to recover the data clock with high data transmission rate (8.3gb/s-10gb / s).<br>