Digital Clock Management Module (DC

数字时钟管理模块（DCM）<br>由于FPGA应用程序的开发需要对高速电路进行时间分析，因此FPGA对系统及其外围设备中的时钟信号源有非常严格的要求。当前，大多数供应商的FPGA芯片提供数字时钟管理和锁相环（PLL），锁相环可以提供准确的时钟合成，减少时钟抖动并实现滤波功能。

数字时钟管理模块 （DCM）<br>由于 FPGA 应用的发展需要对高速电路进行时间分析，FPGA 对系统中的时钟信号源及其外围设备提出了非常严格的要求。目前，大多数供应商的FPGA芯片提供数字时钟管理和相环锁（PLL），相环锁可以提供准确的时钟合成，减少时钟抖动，并实现过滤功能。

Digital Clock Management Module (DCM)Da die Entwicklung von FPGA-Anwendungen eine zeitliche Analyse von Hochgeschwindigkeitsschaltungen erfordert, stellt FPGA sehr strenge Anforderungen an die Taktsignalquelle im System und seinen Peripheriegeräten. Gegenwärtig bieten die FPGA-Chips der meisten Anbieter ein digitales Taktmanagement und eine Phasenschleifensperre (PLL), wobei die Phasenschleifensperre eine genaue Taktsynthese bereitstellen, Taktjitter reduzieren und Filterfunktionen implementieren kann.<br>