In the Silicon Labs reference desig

In the Silicon Labs reference design layouts the ground metallization of the inner PCB layers are eliminated beneath the RX match areato reduce the parasitic capacitance between the RX pins, as shown in the figure below. The CLNA = 1 pF value can be maintained onlywith this trick.

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在Silicon Labs的参考设计布局内PCB层的接地金属化被消除的匹配RX区域下方 ，以减少RX引脚之间的寄生电容，如示于以下图中。所述CLNA = 1 pF的值只能维持 与此招。

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在硅实验室参考设计布局中，在 RX 匹配区域下方消除了内部 PCB 层的地面层化 以减少 RX 引脚之间的寄生电容，如下图所示。只能保留 CLNA = 1 pF 值 用这个把戏

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在硅实验室的参考设计布局中，在RX匹配区域下消除了内部PCB层的接地金属化 以减少RX引脚之间的寄生电容，如下图所示。CLNA=1pf值只能保持 用这个把戏。

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