Fig. 2. (a) Structure of the n-p-LD

Fig. 2. (a) Structure of the n-p-LDMOS using MP to control MN.(b) Schematic view of circuit diagram and the control method of the n-p-LDMOS.A.Three-Terminal n-p-LDMOS Using MP to Control MNFig. 2 shows the specific method to obtain the inner gate control signal for controlling MN. As shown in Fig. 2(a), a resistor R is connected between the MP and the electrode S to generate a pulse signal VR during the switching of MP. Then, the VR is sent to a low-voltage pulse signal processing circuit to obtain an appropriate square wave sig- nal for controlling MN, and the circuit schematic is shown in Fig. 2(b).The value of the resistor R should not be set too high, otherwise the p-top/n-well junction can be turned ON because of the value of VR is too high when MP is ON, it also increases its power consumption. The resistor R is needed to have a low resistance compared with the ON-resistance of MP and the load resistance ( RL). It is worth pointing out that the resistor R can be realized by a ploysilicon resistor or a diode-connected MOS transistor, and either of them can be implemented on the chip.To confirm the pulse signal of VR , a simulation for the structure shown in Fig. 2(a) is carried out by means of the circuit mode in TCAD MEDICI. In the simulation, the value of R is set to 1.0 × 1050. · μm, and a load resistor RL witha value of 6.8 × 1070. · μm is also used with one terminalconnected to the electrode D of the n-p-LDMOS and the otherterminal applied to a voltage of 310 V. To investigate the practical variation of VR during the processes of turning ON and turning OFF of MP, two specific cases are researched: one is that MN is OFF and the other one is that MN is ON. Fig. 3(a)shows the gate control signal VDG (VDG = VD − VGP) of MP.The simulation results of VR of these two cases during the switching of MP are shown in Fig. 3(b) and (c), respectively. It is seen that when MP is ON and MN is OFF, a value of0.44 V is obtained, whereas a value of 0.09 V is obtainedFig. 3. (a) Timing of control signal VDG of MP. (b) Simulation result of VR while MP is turned ON and OFF and MN is OFF. (c) Simulation result of VR while MP is turned ON and OFF and MN is ON.while MP and MN are both. Hence, it is shown that in the real situation, VR varies from 0.09 to 0.44 V with the switching of MP and MN. Such values, however, cannot be used to control the gate of MN directly, because the voltage level and the driving capability are both low. Thus, a low-voltage signal processing circuit is needed to amplify and drive the obtained pulse signal VR .To increase the voltage level and improve the driving capability of the pulse signal VR , a low-voltage pulse signal processing circuit is designed, and the circuit schematic is shown in Fig. 4(a). The amplifier A with a gain of Au is used for amplifying the pulse signal. Because of the turn-ON process of the device, the voltage drop across R (VR) increases from 0 to 0.44 V (MP is turned ON from OFF-state), and then decreases from 0.44 to 0.09 V (MN is turned ON following the turning ON of MP). In addition, in the turn-OFF process, VR decreases from 0.09 to 0 V (MP is turned OFF from ON- state), so the gain Au of the amplifier needs to be decided reasonably. In this paper, the gain of Au is set to 30. The comparator (COM) shown in Fig. 4(a) is not only used to eliminate the sharp pulse signal of VR caused by the p-top/n- well junction capacitance during the switching of the device, but also used to adjust the delay time between V2 and V1 by changing different reference voltage VRef . The higher of the value of VRef , the longer of the delay time between V2 and V1 in the rising edge, and the shorter of the delay time between V2 and V1 in the falling edge is shown in Fig. 4(b). Because of the fact that the turn-ON speed of the device is much faster than the turn-OFF speed, a relatively high value of 2.5 V for VRef (>30 × 0.09 = 2.7 V) is used in this paper to achieve a short turning OFF delay time between V2 and V1. The buffer driver B shown in Fig. 4(a) is used to improve the driving capability of the pulse signal.The A, shown in Fig. 4(a), is a conventional CMOS differ- ential amplifier. Fig. 4(c) shows a CMOS circuit schematic of

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图2.使用MP来控制MN的NP-LDMOS（a）的结构。 （b）中电路图及NP-LDMOS的控制方法的示意图。 A.Three末端NP-LDMOS使用MP到控制MN 图2示出了具体的方法，以获得所述内门控制信号以控制MN。正如图2（a）所示，电阻器R连接在MP之间以及极S产生MP的切换期间的脉冲信号VR。然后，将VR被发送到低电压脉冲信号处理电路，以获得适当的方波信号用于控制MN，和电路示意图示于图2（b）中。 电阻器R的值不应该被设置得太高，否则的p-p / n阱结可以因为VR的值被导通过高时MP为ON时，它也增加了它的功耗。电阻器R需要具有MP的导通电阻和负载电阻（RL）相比具有低电阻。值得指出的是，电阻器R可以由ploysilicon电阻器或二极管连接的MOS晶体管实现，并且它们中的可在芯片上实现。 为了确认2 VR，对于图中所示的结构的模拟的脉冲信号的（a）是通过在TCAD MEDICI电路模式来进行。在该模拟中，R的值被设置为1.0×1050·微米，并与负载电阻RL 的6.8×1070的值·微米还用于与一个终端 连接到NP-LDMOS和另一方的电极d 端子施加310 V的电压。为了调查VR的接通和MP的OFF的处理过程中的实际变化，两个特定的情况下进行了研究：一个是MN为OFF，另一种是MN为ON。图3（a）中。 示出了栅极控制信号VDG（VDG = VD - VGP）MP的。 MP的切换期间的这两种情况下的VR的模拟结果分别示于图3（b）和（c）中，。可以看出，当MP是ON和MN为OFF时，的值 ，获得0.44 V，而得到0.09 V的值 图MP的控制信号VDG的3（a）中的时序。（二）VR的仿真结果，而MP被接通和断开并且MN是OFF。（c）中模拟VR，而MP被接通和断开并且MN结果是ON。 而MP和MN都是。因此，示出的是，在实际情况，VR变化从0.09到0.44 V的MP和MN的切换。这样的值，但是，不能被用来控制MN直接的栅极，因为电压电平与驱动能力都低。因此，需要一种低电压信号处理电路以放大并驱动所获得的脉冲信号VR。 为了增加电压电平并且提高脉冲信号VR，低电压脉冲信号处理电路被设计的驱动能力，并且电路示意图示于图4（a）中。用Au的增益的放大器A用于放大该脉冲信号。由于该装置，穿过R（VR）的电压降增加从0到0.44 V的接通过程的（MP从OFF状态变为ON），然后降低从0.44到0.09 V（MN导通以下MP的接通）。此外，在关断过程中，VR降低从0.09到0V（MP从ON-状态变为OFF），所以该放大器需要的增益的Au被合理地决定。在本文中，Au构成的增益被设置为30。比较器（COM）的图。图4（a）不仅用来消除装置的开关期间引起的p-p / n-阱结电容VR的尖锐脉冲信号，但也可用于通过改变不同的调整V2和V1之间的延迟时间参考电压Vref。Vref的值，的V2和V1之间的延迟时间在上升沿时间越长，以及在下降沿V2和V1之间的延迟时间越短的较高示于图4（b）中。因为以下事实：该装置的接通速度快得多的比关断速度，2.5 V的对的VRef相对高的值（> 30×0.09 = 2.7 V）在本文中被用来实现一个短转动V2和V1之间OFF延迟时间。在图中所示的缓冲驱动器B中。图4（a）是用来改善所述脉冲信号的驱动能力。但也可用于通过改变不同的参考电压Vref调节V2和V1之间的延迟时间。Vref的值，的V2和V1之间的延迟时间在上升沿时间越长，以及在下降沿V2和V1之间的延迟时间越短的较高示于图4（b）中。因为以下事实：该装置的接通速度快得多的比关断速度，2.5 V的对的VRef相对高的值（> 30×0.09 = 2.7 V）在本文中被用来实现一个短转动V2和V1之间OFF延迟时间。在图中所示的缓冲驱动器B中。图4（a）是用来改善所述脉冲信号的驱动能力。但也可用于通过改变不同的参考电压Vref调节V2和V1之间的延迟时间。Vref的值，的V2和V1之间的延迟时间在上升沿时间越长，以及在下降沿V2和V1之间的延迟时间越短的较高示于图4（b）中。因为以下事实：该装置的接通速度快得多的比关断速度，2.5 V的对的VRef相对高的值（> 30×0.09 = 2.7 V）在本文中被用来实现一个短转动V2和V1之间OFF延迟时间。在图中所示的缓冲驱动器B中。图4（a）是用来改善所述脉冲信号的驱动能力。和在下降沿V2和V1之间的延迟时间较短的示于图4（b）中。因为以下事实：该装置的接通速度快得多的比关断速度，2.5 V的对的VRef相对高的值（> 30×0.09 = 2.7 V）在本文中被用来实现一个短转动V2和V1之间OFF延迟时间。在图中所示的缓冲驱动器B中。图4（a）是用来改善所述脉冲信号的驱动能力。和在下降沿V2和V1之间的延迟时间较短的示于图4（b）中。因为以下事实：该装置的接通速度快得多的比关断速度，2.5 V的对的VRef相对高的值（> 30×0.09 = 2.7 V）在本文中被用来实现一个短转动V2和V1之间OFF延迟时间。在图中所示的缓冲驱动器B中。图4（a）是用来改善所述脉冲信号的驱动能力。 的A，示于图4（a）所示，是传统的CMOS differ- ential放大器。图4（c）示出的CMOS电路示意图

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图2.（a）使用 MP 控制 MN 的 n-p-LDMOS 结构。 （b）电路图的原理图视图和n-p-LDMOS的控制方法。 A. 使用 MP 控制 MN 的三端 n-p-LDMOS 图2显示了获取控制MN的内栅控制信号的具体方法。如图 2（a）所示，在 MP 和电极 S 之间连接电阻 R，在 MP 切换过程中生成脉冲信号 VR。然后，将VR发送到低压脉冲信号处理电路，以获得用于控制MN的合适方波sig-nal，电路原理图如图2（b）所示。 电阻R的值不应设置得过高，否则p-top/n-well结可以打开，因为当MP处于打开状态时VR值过高，它也会增加其功耗。与MP的ON电阻和负载电阻（RL）相比，电阻R需要低电阻。值得指出的是，电阻R可以通过一个策略硅电阻器或二极管连接的MOS晶体管来实现，并且其中任何一个都可以在芯片上实现。 为了确认VR的脉冲信号，通过TCADMEDICI中的电路模式对图2（a）所示的结构进行了仿真。在模拟中，R 的值设置为 1.0 × 1050。·μm 和负载电阻 RL 值 6.8 × 1070。·μm 也用于一个端子 连接到 n-p-LDMOS 的电极 D 和其他 端子应用于 310 V 的电压。为了研究VR在MP打开和关闭过程中的实际变化，研究了两个具体案例：一个是MN处于关闭，另一个是MN处于打开。图3（a） 显示了 MP 的栅极控制信号 VDG （VDG + VD + VGP）。 图3（b）和（c）显示了这两种情况下在MP切换过程中的VR仿真结果。可以看到，当 MP 处于打开，MN 处于关闭时， 获得 0.44 V，而获得 0.09 V 的值 图3.（a） MP 控制信号 VDG 的计时。（b）当 MP 打开和关闭，MN 关闭时 VR 的模拟结果。（c）当 MP 打开和关闭，MN 处于打开状态时，VR 的模拟结果。 而 MP 和 MN 都是。因此，在真实情况下，VR 在 MP 和 MN 的切换下从 0.09 V 到 0.44 V 不等。但是，这些值不能直接用于控制 MN 的栅极，因为电压电平和驱动能力都很低。因此，需要一个低压信号处理电路来放大和驱动获得脉冲信号VR。 为了提高电压电平，提高脉冲信号VR的驱动能力，设计了低压脉冲信号处理电路，如图4（a）所示电路原理图。增益为Au的放大器A用于放大脉冲信号。由于器件的开机过程，R （VR）的电压降从 0 增加到 0.44 V（MP 从 OFF 状态打开），然后从 0.44 降至 0.09 V（MN 在打开 MP 后打开）。此外，在关断过程中，VR从0.09降至0V（MP从ON状态关闭），因此需要合理决定放大器的增益Au。在本文中，Au 的增益设置为 30。图4（a）所示的比较器（COM）不仅用于消除器件开关过程中p-top/n-孔结电容引起的VR脉冲脉冲信号，还用于通过改变不同的参考电压VRef来调整V2和V1之间的延迟时间。VRef 值越高，上升沿 V2 和 V1 之间的延迟时间越长，下降沿中 V2 和 V1 之间的延迟时间越短，如图 4（b）所示。由于器件的开-ON速度比转速快得多，因此本文使用相对较高的VRef值2.5 V（±30 × 0.09 = 2.7 V），实现V2和V1之间的短转关闭延迟时间。图4（a）所示的缓冲驱动器B用于提高脉冲信号的驱动能力。 图4（a）所示的A是传统的CMOS不同置放大器。图 4（c）显示了 CMOS 电路原理图

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图2。（a）用MP控制MN的n-p-LDMOS结构。 （b） n-p-LDMOS电路原理图及控制方法。 A、用MP控制MN的三端n-p-LDMOS 图2示出了获得用于控制MN的内栅极控制信号的具体方法。如图2（a）所示，在MP和电极S之间连接电阻器R以在MP的切换期间产生脉冲信号VR。然后，VR被发送到低压脉冲信号处理电路以获得用于控制MN的适当方波信号，并且电路示意图如图2（b）所示。 电阻R的值不宜设置得太高，否则当MP开启时，由于VR值太高，p-top/n-well结可以开启，也会增加其功耗。电阻R需要比MP的导通电阻和负载电阻（RL）低。值得指出的是，电阻R可以通过多晶硅电阻或二极管连接的MOS晶体管来实现，并且两者都可以在芯片上实现。 为了确认VR的脉冲信号，利用TCAD-MEDICI中的电路模式对图2（a）所示的结构进行模拟。在模拟中，R的值设置为1.0 x1050。和负载电阻RL 值为6.8 x1070。因此，m m与一个终端一起使用 与n-p-LDMOS的电极D相连 终端电压为310v。为了研究VR在MP开关过程中的实际变化，研究了MN关和MN开两种情况。图3（a） 显示MP的门控制信号VDG（VDG）。 这两种情况下MP切换时的虚拟现实仿真结果分别如图3（b）和（c）所示。可以看到，当MP为ON而MN为OFF时，值为 获得0.44 V，而获得0.09 V的值 图3。（a） MP控制信号VDG定时。（b） MP开、关、MN关时的虚拟现实仿真结果。（c） MP开、关、MN开时的虚拟现实仿真结果。 而MP和MN都有。因此，在实际情况下，随着MP和MN的切换，VR在0.09到0.44v之间变化。然而，由于MN的电压电平和驱动能力都很低，不能直接用这些值来控制MN的栅极。因此，需要一个低压信号处理电路来放大和驱动所获得的脉冲信号VR。 为了提高电压电平，提高脉冲信号VR的驱动能力，设计了一种低压脉冲信号处理电路，电路原理图如图4（a）所示。采用增益为Au的放大器A对脉冲信号进行放大。由于器件的通电过程，R（VR）上的电压降从0增加到0.44v（MP从关断状态打开），然后从0.44减小到0.09v（MP打开后MN打开）。此外，在关断过程中，VR从0.09降低到0v（MP从ON状态关断），因此需要合理地确定放大器的增益Au。本文将Au的增益设为30。图4（a）所示的比较器（COM）不仅用于消除器件切换过程中p-top/n阱结容量引起的VR的尖峰脉冲信号，还用于通过改变不同的参考电压VRef来调整V2和V1之间的延迟时间。图4（b）中示出VRef的值越高，上升沿V2和V1之间的延迟时间越长，下降沿V2和V1之间的延迟时间越短。由于器件的开启速度远快于关断速度，本文采用相对较高的VRef值2.5v（>30～0.09=2.7v）来实现V2～V1之间的短关断延时。图4（a）所示的缓冲器驱动器B用于提高脉冲信号的驱动能力。 图4（A）所示的A是传统CMOS差分放大器。图4（c）所示为

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